A Verilog HDL digital architecture for delay calculation
Título del documento: A Verilog HDL digital architecture for delay calculation
Revista: Latin American applied research
Base de datos: PERIÓDICA
Número de sistema: 000260196
ISSN: 0327-0793
Autores: 1
2
Instituciones: 1Universidad Nacional de Mar del Plata, Laboratorio de Componentes Electrónicos, Mar del Plata, Buenos Aires. Argentina
2Universidad Nacional del Sur, Departamento de Ingeniería Eléctrica y Computadoras, Bahía Blanca, Buenos Aires. Argentina
Año:
Periodo: Ene
Volumen: 37
Número: 1
Paginación: 41-45
País: Argentina
Idioma: Inglés
Tipo de documento: Artículo
Enfoque: Analítico
Disciplinas: Ingeniería
Palabras clave: Ingeniería de control,
Ingeniería electrónica,
FPGA,
Retardo,
Señales digitales,
Lenguaje Verilog
Keyword: Engineering,
Control engineering,
Electronic engineering,
Field programmable gate array (FPGA),
Delay,
Digital signals,
Verilog language
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