A Verilog HDL digital architecture for delay calculation
Document title: A Verilog HDL digital architecture for delay calculation
Journal: Latin American applied research
Database: PERIÓDICA
System number: 000260196
ISSN: 0327-0793
Authors: 1
2
Institutions: 1Universidad Nacional de Mar del Plata, Laboratorio de Componentes Electrónicos, Mar del Plata, Buenos Aires. Argentina
2Universidad Nacional del Sur, Departamento de Ingeniería Eléctrica y Computadoras, Bahía Blanca, Buenos Aires. Argentina
Year:
Season: Ene
Volumen: 37
Number: 1
Pages: 41-45
Country: Argentina
Language: Inglés
Document type: Artículo
Approach: Analítico
Disciplines: Ingeniería
Keyword: Ingeniería de control,
Ingeniería electrónica,
FPGA,
Retardo,
Señales digitales,
Lenguaje Verilog
Keyword: Engineering,
Control engineering,
Electronic engineering,
Field programmable gate array (FPGA),
Delay,
Digital signals,
Verilog language
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