| Revista: | Computación y sistemas |
| Base de datos: | PERIÓDICA |
| Número de sistema: | 000252699 |
| ISSN: | 1405-5546 |
| Autores: | Camacho Nieto, Oscar1 |
| Instituciones: | 1Instituto Politécnico Nacional, Centro de Investigación en Computación, México, Distrito Federal. México |
| Año: | 2003 |
| Periodo: | Oct-Dic |
| Volumen: | 7 |
| Número: | 2 |
| Paginación: | 130-147 |
| País: | México |
| Idioma: | Español |
| Tipo de documento: | Artículo |
| Enfoque: | Aplicado |
| Resumen en español | La diferencia que existe entre el tiempo de ciclo de operación del procesador y el tiempo de acceso a memoria cada vez es mayor. El rendimiento de los procesadores se ha venido incrementando aproximadamente un 60% cada año debido a la reducción del tiempo de ciclo de reloj y al incremento del número de instrucciones ejecutadas por ciclo (IPC). Sin embargo, el tiempo de acceso a las memorias DRAMS sólo mejora un 10% por año, aunque la capacidad se duplica cada año y medio, según la Ley de Moore. Para reducir esta diferencia de tiempos se utiliza una organización de memoria jerarquizada con el objetivo de que el nivel cercano al procesador (cache) almacene temporalmente el contenido de la memoria principal que se prevé pronto será utilizado. Los factores que afectan el rendimiento son: el tiempo necesario para obtener un dato de la cache y el número de accesos que se resuelven directamente desde la cache. Este trabajo se centra en incrementar la frecuencia de aciertos y reducir el tiempo medio de acceso en la cache sin incrementar el tiempo de ciclo del procesador, manteniendo dentro de límites razonables la latencia de acceso. Usando la capacidad de predicción que presentan las referencias a memoria para guiar la gestión y acceso al primer nivel en caches de acceso secuencial, proponemos un esquema dinámico e inteligente para acceder a la cache de datos del primer nivel en un sistema jerarquizado. La evaluación muestra que el esquema propuesto, con respecto a la cache convencional de mapeo directo, reduce el tiempo promedio de acceso en 14.71%, 11.47% y 12.80% en capacidades de 8k, 16k y 32k, respectivamente. Asimismo, nuestro esquema mantiene una tasa de fallos similar a la de una cache convencional asociativa de dos vías |
| Resumen en inglés | The gap between the cycle time of processor and the access time to memory go on being eminent. The processor performance increases about 60% by year because of reduction of cycle time and the rise in the number of instruction processed by cycle. Nevertheless, DRAM memories access time only reach an improvement about 10% by year although capacity is duplicate every one and a half year, according to Moore's Law . To reduce this contrast of times, a hierarchical memory organization is used, with the purpose that the level near to the processor holds the content of main memory that is foreseen to be referenced. The factors that affect the performance are the necessary time to get one data to the first level L1 the cache and the fraction of references satisfied from the cache. Our work consists in increase the frequency of hits and reduces the average memory –access time in cache, without increase the cycle time of processor supported inside limit fair the access latency. Using address prediction at capacity to guide the management and access to the firs level cache, in sequential access caches, we propose a dynamic and clever scheme to access caches memories. The evaluation shows that this scheme can achieve an average improvement in the average memory–access time of 14.71% 11.47% and 12.80% in caches of 8kb, 16kb and 32kb of capability respectively, over conventional directed mapped caches memories. At the same time, our scheme maintains the frequency of miss similar to the conventional 2–way associative cache memory |
| Disciplinas: | Ciencias de la computación |
| Palabras clave: | Caché, Algoritmos, Sistemas, Diseño, Memoria |
| Keyword: | Computer science, Cache memories, Algorithms, Systems, Design |
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