| Revista: | Memoria Electro - Congreso Internacional de Ingeniería Electrónica |
| Base de datos: | PERIÓDICA |
| Número de sistema: | 000274121 |
| ISSN: | 1405-2172 |
| Autors: | Linares Aranda, Mónico1 Moreno Cadenas, José Antonio2 |
| Institucions: | 1Instituto Nacional de Astrofísica, Optica y Electrónica, Tonantzintla, Puebla. México 2Instituto Politécnico Nacional, Centro de Investigación y de Estudios Avanzados, México, Distrito Federal. México |
| Any: | 1996 |
| Període: | Oct |
| Volum: | 18 |
| Paginació: | 10-14 |
| País: | México |
| Idioma: | Español |
| Tipo de documento: | Artículo |
| Enfoque: | Experimental |
| Resumen en español | Se presenta el diseño y fabricación de un sistema sistólico que lleva a cabo la función producto interior de vectores a nivel de bit, aplicando en su diseño la estrategia lógica de circuitos que utiliza una verdadera fase de reloj TSPC (True.Single Phase Clock). Bajo este esquema, el uso de bloques funcionales en base a celdas estándar en el diseño del patrón geométrico (layout) y una tecnología CMOS de 2 um en su fabricación, el sistema es capáz de operar a frecuencias de reloj mayores a 100 MHz |
| Resumen en inglés | An implementation of a bit level systolic array for two-vector inner product using the True_singlr Phase Clock (TSPC) circuit technique in its design is described. The layout was carried out using the building block approach based on TSPC standard cells and the prototype was fabricated using a 2-micron double metal CMOS n-well process by ORBIT Semiconductor. The chip has been succesfully tested at clock frequencies over 100 MHz |
| Disciplines | Ingeniería |
| Paraules clau: | Ingeniería electrónica, Sistemas sistólicos, Circuitos integrados, Layout, Reloj |
| Keyword: | Engineering, Electronic engineering, Systolic systems, Integrated circuits, Layout, Clock |
| Solicitud del documento | |
